摩尔定律经济效益放缓， Chiplet和先进封装协同创新

“摩尔定律”继续推进所带来的“经济效益”正在锐减。随着制程工艺的推进，单位数量的晶体管成本的下降幅度在急剧降低。从16nm到10nm,每10亿颗晶体管的成本降低了23.5%, 而从5nm到3nm成本仅下降了4%。而当芯片制程接近1nm时，就将进入量子物理的世界，现有的工艺制程会受到量子效应的极大影响，从而很难进一步进步了。除此之外，新工艺制程也带来了高昂的科研成本。

而由于摩尔定律的经济效益降低，不能再只依赖工艺和架构等少数几个维度去实现性能和复杂度的指数型提升。业界将注意力从单纯的依靠制程工艺的提升来推动单个硅片上单位面积的晶体管数量提升，转变到通过成本相对可控的复杂的系统级芯片设计来提升整体的性能和功能。在设计维度看好Chiplet技术，在制造维度看好先进封装技术，以实现同样的成本获得更多的晶体管密度和性能。

先进封装是实现Chiplet的前提

Chiplet对先进封装提出更高要求。在芯片小型化的设计过程中，需要添加更多I/O来与其他芯片接口，裸片尺寸有必要保持较大且留有空白空间，导致部分芯片无法拆分，芯片尺寸小型化的上限被pad(硅片的管脚)限制。并且，单个硅片上的布线密度和信号传输质量远高于Chiplet之间,要实现Chiplet的信号传输，就要求发展出高密度、大带宽布线的“先进封装技术”。

封装技术目前主要由TSMC、ASE、Intel等公司来主导,主要是2.5D和3D封装。2.5D封装技术已非常成熟，广泛应用于FPGA、CPU、GPU等芯片,2.5D封装也成为了Chipet架构产品主要的封装解决方案。3D封装能够帮助实现3DIC，即芯粒间的堆叠和高密度互联，可以提供更为灵活的设计选择。但3D封装的技术难度更高，目前主要有英特尔和台积电掌握3D封装技术并商用。

MPU驱动Chiplet高成长,2.5D/3D引领先进封装

MPU为Chiplet主要应用下游。Chiplet已应用于MPU、GPU以及FBGA等集成电路领域。据Omdia, Chiplet市场空间将在2024年达到58 亿美元，并以每年31.5%的平均增速，在2035年达到570亿美元。MPU占据Chiplet大部分应用应用场景, Omdia预测2024年用于MPU的Chiplet市场空间25亿美元,约占Chiplet总市场规模的43%。

2.5D/3D封装引领先进封装市场。受益于自动驾驶、人工智能、数据中心等需求驱动，先进封装的市场规模将持续增长。据yole预测，先进封装全球市场规模2021年为321亿美元，至2027年达到572亿美元。由于台积电和英特尔不断加码资本支出，重点发展2.5D/3D封装，2021年至2027年增速最快的技术为2.5D/3D封装,2027年达到148亿美元。

先进封装生态已形成，国产替代空间广阔

先进封装生态涵盖从芯片设计、制造、材料的供应商。包括高性能算力芯片巨头英特尔、英伟达、AMD；存储芯片供应商三星、海力士、镁光；先进封装工艺服务商台积电、英特尔、日月光；IC载板供应商欣兴电子、英特尔、AR&S等。

我国本土供应商在先进封装产业链的参与度较低，在逆全球化的背景下，除了实现高阶芯片制程的自主可控，先进封装的国产化也同样迫在眉睫。

从先进封装现有发展经验来看，晶圆厂由于拥有更多的晶圆制造经验及高制程的设备，在先进封装领域具备技术和资本优势。但受到美国科技封锁的影响，国内晶圆厂可能无法在体内发展先进封装，因为所需材料和设备同样存在被禁购的可能。国内先进封装业务可能由尚未被制裁的封测服务商承接。

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