整个张江晚上都不要睡了，因为只要一睡就会笑醒
无名小韭666
2023-10-27 21:56:03
转自：饭统戴老板昨晚的微博
关于7nm和9000s的良率，写一点儿能写的东西。
1. 先从台积电的7nm工艺开始说起。2017年台积电开始试产7nm，由于期间经历了光刻机从DUV到EUV的升级，所以7nm制造本身又被分成三代：第一代7nm工艺叫N7、第二代 叫做N7P，第三代叫做N7+；
2. 台积电前两代用的是DUV光刻机，第三代用的是EUV光刻机。而三星7nm搞的晚，一开始就用上了EUV。EUV带来了更好的成本和良率，DUV工序更复杂但也能搞定，所以7nm就成了唯一既能用DUV做，也能用EUV做的一代工艺。
3. 用DUV怎么来做7nm芯片？台积电内部也经历了多次工艺迭代（可以参考知乎上的一篇文章[1]，这里不赘述），最终使用了DUV+SAQP（自对齐四重曝光）工艺把良率从70%磨到了90%以上——这是一个相当重要的数字。
4. 另外需要知道的是：DUV光刻机的几代型号，1980Di、2000i和2050i，都可以支撑SAQP工艺下的7nm。后两者现在进不来，但1980Di目前没问题，国内也有很多存量设备。
6. 能讲的大概也就这些了。说一个现在很多人关心的问题：7nm的良率能到多少？
7. 9000s刚出来那会儿，海外有很多人宣称良率只有10%，国内也有不少人起哄。而从台积电之前的历史来看，DUV+SAQP虽然肯定比EUV路线的成本高，但本身良率是可以做到90%以上的。
8. 海外媒体TechInsights在9月份做了拆解，发现晶体管的沟道、栅极和漏极以及触点和下部金属层看起来相当干净，这在低产量的工艺下是做不到的，因此良率应该是要远高于此前大众认知的10%。
10. 另一家智库SemiAnalysis的信源指出，9000s的缺陷密度（D0）为0.14，虽然只有台积电N5工艺的一半，但已逼近三星成熟的7nm工艺。SemiAnalysis的原话是[2]：“一些专家所说的10%的良率数字是无稽之谈。”
11. 上述都是反驳“10%良率论”，那有没有大佬直接对9000s的良率下一个判断呢？有，就是台积电高管的林本坚，“浸润式之父”，跟梁梦松当年并称“研发六骑士”，他9月份在哈佛的一场座谈会上下了判断：良率大概50%。
12. 综合，可以下一个大概结论：目前良率50%+，并且不断攀升，最终可以做到90%+。7nm+90%的良率，会对国内芯片产业——尤其是日益紧缺的AI算力领域——产生深远的影响，而这种影响才刚刚开始。
13. DUV可不可以做5nm呢，也就是N+3工艺？理论上可以，但没人做过，SemiAnalysis估计用DUV做5nm要比用EUV的成本高55～60%。要是真的是这样一个数字，整个张江晚上都不要睡了，因为只要一睡就会笑醒。
14. 看过我之前拆的H100的成本结构（台积电5nm+工艺）就知道，台积电的制造成本只占H100售价的5%不到，麒麟和升腾定价没有H100那么霸气十足，但制造成本的上升也完全能够消化——只要能造出来，就完全不愁卖。
15. 那到底能不能搞出来？不知道，反正放低预期，不要沸腾，慢慢等待就好。最坏的时刻过去了吗？也没有，未来还会有很多严峻的考验，有突破的时候少沸腾一些，煎熬的时候才会少一些冷嘲热讽。
16. 上海IC基金连续投了张江某厂两轮，是第三大股东，17年底我离开的时候，项目还在打桩搞基建。如果未来一个“现在可以说了”的系列，我应该是最适合执笔的，希望我这个号能熬到可以写的那一天吧。
关于7nm和9000s的良率，写一点儿能写的东西。
1. 先从台积电的7nm工艺开始说起。2017年台积电开始试产7nm，由于期间经历了光刻机从DUV到EUV的升级，所以7nm制造本身又被分成三代：第一代7nm工艺叫N7、第二代 叫做N7P，第三代叫做N7+；
2. 台积电前两代用的是DUV光刻机，第三代用的是EUV光刻机。而三星7nm搞的晚，一开始就用上了EUV。EUV带来了更好的成本和良率，DUV工序更复杂但也能搞定，所以7nm就成了唯一既能用DUV做，也能用EUV做的一代工艺。
3. 用DUV怎么来做7nm芯片？台积电内部也经历了多次工艺迭代（可以参考知乎上的一篇文章[1]，这里不赘述），最终使用了DUV+SAQP（自对齐四重曝光）工艺把良率从70%磨到了90%以上——这是一个相当重要的数字。
4. 另外需要知道的是：DUV光刻机的几代型号，1980Di、2000i和2050i，都可以支撑SAQP工艺下的7nm。后两者现在进不来，但1980Di目前没问题，国内也有很多存量设备。
6. 能讲的大概也就这些了。说一个现在很多人关心的问题：7nm的良率能到多少？
7. 9000s刚出来那会儿，海外有很多人宣称良率只有10%，国内也有不少人起哄。而从台积电之前的历史来看，DUV+SAQP虽然肯定比EUV路线的成本高，但本身良率是可以做到90%以上的。
8. 海外媒体TechInsights在9月份做了拆解，发现晶体管的沟道、栅极和漏极以及触点和下部金属层看起来相当干净，这在低产量的工艺下是做不到的，因此良率应该是要远高于此前大众认知的10%。
10. 另一家智库SemiAnalysis的信源指出，9000s的缺陷密度（D0）为0.14，虽然只有台积电N5工艺的一半，但已逼近三星成熟的7nm工艺。SemiAnalysis的原话是[2]：“一些专家所说的10%的良率数字是无稽之谈。”
11. 上述都是反驳“10%良率论”，那有没有大佬直接对9000s的良率下一个判断呢？有，就是台积电高管的林本坚，“浸润式之父”，跟梁梦松当年并称“研发六骑士”，他9月份在哈佛的一场座谈会上下了判断：良率大概50%。
12. 综合，可以下一个大概结论：目前良率50%+，并且不断攀升，最终可以做到90%+。7nm+90%的良率，会对国内芯片产业——尤其是日益紧缺的AI算力领域——产生深远的影响，而这种影响才刚刚开始。
13. DUV可不可以做5nm呢，也就是N+3工艺？理论上可以，但没人做过，SemiAnalysis估计用DUV做5nm要比用EUV的成本高55～60%。要是真的是这样一个数字，整个张江晚上都不要睡了，因为只要一睡就会笑醒。
14. 看过我之前拆的H100的成本结构（台积电5nm+工艺）就知道，台积电的制造成本只占H100售价的5%不到，麒麟和升腾定价没有H100那么霸气十足，但制造成本的上升也完全能够消化——只要能造出来，就完全不愁卖。
15. 那到底能不能搞出来？不知道，反正放低预期，不要沸腾，慢慢等待就好。最坏的时刻过去了吗？也没有，未来还会有很多严峻的考验，有突破的时候少沸腾一些，煎熬的时候才会少一些冷嘲热讽。
16. 上海IC基金连续投了张江某厂两轮，是第三大股东，17年底我离开的时候，项目还在打桩搞基建。如果未来一个“现在可以说了”的系列，我应该是最适合执笔的，希望我这个号能熬到可以写的那一天吧。
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