昨天已经做了一篇深度梳理:7年200倍的HBM,你值得拥有？产业链深度梳理(一）

周末我看有人在打假质疑7年200倍的说法，这个说法来自海力士，SK海力士副会长兼联席CEO朴正浩透露，今年公司高带宽内存（HBM）出货量为 50万颗，预计到 2030 年将达到每年1亿颗，7年200倍，对应CAGR达113%。

而TrendForce集邦咨询预估2023年HBM需求量将年增58%，2024年有望再成长约30%。按TrendForce测算CAGR只有37%，考虑H200后最乐观下CAGR也只有62%，也就说4年7倍、8年50倍的水平。

行业数据，一般会滞后的，我更愿意相信海力士的说法，我们也可以看看产业链上的那些公司些都在怎么做，产业趋势是怎么样的！

韩媒报道，随着AI芯片竞争的加剧，全球最大的两家记忆体芯片制造商三星和SK海力士正准备将HBM产量提高至2.5倍。SK海力士DRAM营销副总裁Park Myoung-soo也强调：公司明年第四代HBM3产品和第五代HBM3E产品的供应量都在增加，并已完全售罄。现在更是与客户和合作伙伴就2025年HBM产量进行生产和供应的讨论也在进行中。

存储器占全球半导体销售额比重超过 20%，在集成电路产业中占据核心地位。根据WSTS 的数据，2022 年全球半导体销售额为 5741 亿美元，存储器销售额为 1298 亿美元，存储器占全球半导体销售额比重为 22.6%，过去 20 年存储器长期占半导体销售额比重超过20%。存储器是集成电路中销售额最大的细分领域，在集成电路产业中占据核心地位。

1999-2022 年全球存储器销售额及占半导体销售额比重情况

HBM是GDDR的替代品，22年以前HBM在内储中，占比不到1%，2022年全球HBM市场规模约为8亿美元，而HBM+HCM（一种美光提出的存储架构）的整体市场约在13亿美元左右。

首先明确了大趋势在这里，今天这篇就来梳理一下行业的相关机会

HBM的工艺流程介绍

HBM的工艺流程包括TSV形成、绝缘层全气绝缘、阻挡层种子层沉积、电镀填充、引线键合、CMP抛光等步骤。

TSV 为 HBM 核心工艺，电镀液、测试、键合需求提升

TSV 为 HBM 核心工艺，成本占比接近 30%。我们对 4 层存储芯片和一层逻辑裸芯进行 3D 堆叠的成本进行分析，考虑了 99.5%和 99%两种键合良率的情形，TSV 形成和显露的成本占比合计分别为 30%和 28%，超过了前/后道工艺的成本占比，是HBM 的 3D 封装中成本占比最高的部分。

TSV 通孔填充对性能至关重要，铜为主流填充材料。TSV 加工流程包括孔成型、沉积绝缘层、减薄、电镀、CMP等。其中，TSV 的通孔填充技术难度较大，会直接影响电学性能和可靠性。铜凭借其超低电阻率和成本，被认为是最合适的填充材料。目前电镀设备的主要供应商包括安美特、东京电子、Ebara 等。电镀液的供应商包括陶氏、安美特等。

TSV 成本结构中通孔填充占比 25%，先进封装驱动电镀市场持续增长。TSV工艺中，通孔蚀刻占比最高，为44%，其次为通孔填充和减薄，分别为 25%和 24%。

TECHCET 预计先进封装和高端互联应用中，电镀材料全球市场规模 2022 年接近10 亿美元，到 2026 年预计超过 12 亿美元，市场规模增长主要系先进封装结构中RDL、TSV 和 copper pillar 的用量增加。

电镀液稳定性对通孔填充的良率有直接影响。电镀液中有机添加剂的分解会产生不良的副产物，从而导致通孔中出现空隙，影响导电性能。通孔的填充时间约为40 分钟，但高度仅为 100um，因此对镀铜速率和沉积位置的控制非常重要，这一点是靠电镀液添加剂实现的。

HBM 需要进行 KGSD（Known Good Stacked Die）测试，拉动测试需求。传统的DRAM 测试流程包括晶圆级和封装级测试，晶圆级测试由老化测试、冷/热测试和 修复组成，而 HBM 需要进行额外的预键合测试，以检测电路中的缺陷。除此以外，针对 HBM 中的 TSV、散热问题均需要进行额外的测试，而 HBM 底部的 Base die也需要进行逻辑芯片的测试，测试需求相较于传统 DRAM 大幅增加。且由于 HBM 的I/O 密度远大于 DRAM，测试方案也需要重新开发。

亚威股份：韩国子公司GSI生产的存储测试期间供货海力士，可以用于chiplet产品的封测，收益于扩产逻辑。

赛腾股份：公司的存储测试产品可以用于HBM量测（与亚威类似），核心产品传闻24年三星方面营收约4～6亿。

从 μbump 到 TCB/混合键合，键合助力 HBM 提升 I/O 密度。随着存储芯片的制造节点不断缩小，封装尺寸和凸点间距也需要相应缩小。目前主流的 μbump 技术最小可实现 40μm 左右的凸点间距。为了适配高集成度的 HBM 封装，TCB/混合键合技术正在得到越来越多的青睐。

混合键合推动键合步骤和设备单价增加。以 AMD 的 EPYC 为例，从 2017 年的第一代霄龙处理器到 2023 年最新发布的第四代产品，生产过程中所需键合步骤从 4 次提升到了超 50 次。键合技术从倒装迭代至混合键合+倒装，对键合设备也提出了更高的要求，Besi 相应开发了 8800 Ultra 以提供混合键合的键合功能，相比原来的倒装键合机单价提升了 3-5 倍。

SK 海力士技术领先，核心在于 MR-MUF 技术。传统的 HBM 芯片堆叠多数通过 TCNCF工艺完成，但受限于材料流动性以及 bump 数量限制存在导热以及其他工艺缺陷等问题。

MR-MUF（Mass reflow bonding with molded underfill,批量回流模制底部填充）是海力士的高端封装工艺，通过将芯片贴附在电路上，在堆叠时，在芯片和芯片之间使用一种称为液态环氧树脂塑封（Liquid epoxy Molding Compound，LMC）的物质填充并粘贴。对比 NCF，MR-MUF 能有效提高导热率，并改善工艺速度和良率。

MR-MUF 处理流程

MR-MUF 工艺的核心难点在于堆叠芯片过程中产生的热翘曲问题（LMC 与硅片之间的热收缩差异导致），以及芯片中间部位的空隙难以填充。LMC 是 SK 海力士 HBM 产品的核心材料，本身具备可中低温固化、低翘曲、模塑过程无粉尘、低吸水率以及高可靠性等优点，通过大量的材料配方调试及热力学验证解决热收缩差异问题。

另一方面，通过改变 EMC 与芯片的初始对齐方式以及图案形状有效解决了填充存在缝隙的问题。

LMC 与晶圆热收缩差异造成翘曲问题

EMC 材料及产品

除了 MR-MUF 技术，SK 海力士还在积极布局各种封装技术，包括混合键合（Hybrid Bonding）以及 Fan-out RDL（扇出型重新分配层）等多项技术。

其中，混合键合技术是指采用 Cu-to-Cu（铜-铜）键合替代传统焊接，进一步缩小间距，同时作为一种无间隙键合（Gapless Bonding）技术，在芯片堆叠时不使用焊接凸块（Solder Bump），因此在封装高度上更具优势。扇出型 RDL 技术适用于多个平台，SK海力士计划将该技术用于Chiplet为基础的集成封装。

线间距（Line Pitch）和多层（Multi-Layer）是扇出型技术的关键，SK 海力士计划 2025 年将确保 1 微米以下或亚微米（Sub-micron）级水平的 RDL 技术。

铂科新材：芯片电感三季度产能刚开始爬坡的时候只有100万片/月，所以只能导入3颗，和7、8月份100万片/的产能刚好对应上，目前达到300万片/月的产能之后，刚好和之前市场预估的单张H100导入10颗铂科新材的芯片电感相符，公司异动公告出来之后，三季度芯片电感2600万营收，刚好和市场预期的三季度产能400万片吻合，单片均价6元+或者1美刀，铂科新材预期明年产能达到1000万-1500片/月，1.8亿片/年的产能，后续可能还会有AMD、高通、英特尔、华为这些客户导入

总体整理下来，国内相关占比价值量太小，其它很多还在概念期，短期涨幅过大，长期可关注！

H200证明HBM比台积电更重要;英伟达H200充分证明了,就算不添加更多CUDA核或超频,只增加更多的HBM和更快的IO,即便 保持现有Hopper架构不变,英伟达依然可以实现相当于架构代际升级的性能提升。

看到一份研报，后面列的标的实在太多了，看的头疼，个人觉得HBM看核心几个标的就够了！

HBM 产业链

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低吸富三代，追高毁一生。

低位信逻辑，高位信技术。

牢记上面这两句话，你就可以从容应对。